Conor's Bolg
/
🦾
UART Project
/
lab3例2
Search
lab3例2
在sqr中添加reg_model的指针
修改package,
新建一个test
更新vseq,可以直接在vseq里面配置寄存器和写入数据,
发现配置进去了,txd也接受到数据了。